这一章在干嘛？
先不碰公式，而是带你看清楚：SI/PI/EMC 三兄弟到底是什么、六类”信号完整性家族问题”长什么样、为什么今天做电路设计躲不开它，以及作者提倡的一套 「先仿真后打板」 的设计方法论。
1.1 SI / PI / EMC 三兄弟：先认识名字
很多新手听到”信号完整性”就头皮发麻，其实它拆开就是三个词：
| 名词 | 英文 | 一句话人话 |
|---|---|---|
| 信号完整性 | Signal Integrity (SI) | 信号到了接收端，还是不是它该有的样子？ |
| 电源完整性 | Power Integrity (PI) | 芯片要的电压，到引脚时塌了多少？ |
| 电磁兼容 | EMC | 你的板子辐射出去的干扰，会不会害人害己？ |
它们仨是同一物理世界的三个视角：信号、电源、辐射。这本书把所有问题归成六大家族——一个芯片要正常工作，这六关都得过。
图 1-3：SI/PI/EMC 问题的六大家族 —— 单线问题、串扰、轨道塌陷、EMI、电源问题（这是一张”全家福”🗺️）
为什么以前没事，现在有事？
10 MHz 时代，走线随便绕，绕线板（wire-wrap）都能用。但时钟到了 100 MHz 以上、上升沿小于 1 ns 之后， 互连线不再是”透明”的 ——它开始影响信号了。这就是所谓的”高速体制”（high-speed regime）。🚨
1.2 一条网络上的问题：从一条走线开始
「网络」（net）是 PCB 上所有电气相连的金属的统称。书中用一条 2 英寸的走线做实验：同一颗驱动芯片，不接走线时波形干干净净；接上 2 英寸走线后，输出出现振铃（ringing）——过冲、回摆、反复震荡。
图 1-1：同样一颗 100 MHz 时钟驱动器，不接走线（光滑曲线）vs 接了 2 英寸 PCB 走线（振铃）。2 ns/格 —— 这就是”走线不透明了”的直观证据 📈
更坑的是：同一个走线，上升沿 3 ns 时没事，1 ns 时就开始振——问题不是走线本身，而是”走线 × 上升沿”的组合。快沿 = 高频成分 = 更容易出幺蛾子。
图 1-6：6 英寸未端接走线，3 ns 上升沿（缓）几乎没事，1 ns 上升沿（快）振铃明显 —— 同样的线，不同的命运 🎭
1.3 串扰：隔壁老王在捣乱 👯
一根线上走信号，旁边一根安静的线也会被”吵”出电压。书中实测：注入 200 mV 信号到”主动线”，安静线的近端听到约 7%、远端听到近 30% 的噪声——远端反而更惨。
图 1-7：安静线上的近端（7%）和远端（30%）串扰噪声实测 —— 信号被”隔壁老王”偷听 👂
串扰的物理来源：
两条线之间有 耦合电容 （电场串）和 互感 （磁场串）。后面 Ch10 会专门给你算清楚。
1.4 电源塌陷：电压去哪儿了？🔋
CPU 从”停钟”状态醒来的瞬间，电流需求暴涨；供电网络（PDN）来不及送电，芯片引脚电压直接掉 125 mV。你以为给的是 2.5 V，芯片实际只拿到 2.375 V。
图 1-9：微处理器从 stop-clock 醒来时，封装上三个位置的 Vcc 实测 —— 标称 2.5 V，峰值塌陷近 125 mV 📉
解法思路：降低 PDN 的阻抗（目标是 mΩ 级），配合去耦电容。图 1-11 显示：不加去耦电容 vs 用 3M C-Ply 材料，轨电压噪声天差地别。
图 1-11：同一块小板，不同去耦方案的轨噪声实测 —— 最差（无去耦）vs 最好（3M C-Ply）🆚
1.5 EMI：你的板子是个小电台 📻
电流回路就是天线。电缆是最佳辐射体——所以常见做法是在线缆上套磁环（ferrite choke）：它给共模电流加损耗，把辐射压下去。
图 1-12：套在电缆上的磁环（掰开看内部）—— 共模电流的”刹车片” 🛑
1.6 两条重要定律：SI 的”牛顿定律”
Example
**定律一：**信号上升沿越陡（带宽越高），互连线越”不透明”，问题越多。
定律二：所有 SI 问题，最终都能用阻抗、时延、带宽这三把尺子去量。
怎么判断”该不该担心”？记住门槛：时钟 > 100 MHz 或上升沿 < 1 ns，就该认真做 SI 分析了。而上升沿大约等于周期的 10%：1 GHz 时钟 ≈ 0.1 ns 上升沿。
图 1-15：时钟波形的 10–90 上升沿约是周期的 10% —— 记住这个量级感 ⏱️
1.7 趋势与设计方法论：别再”画完就投板”
Intel 的时钟频率每两年翻一倍（摩尔定律的时钟版）。这意味着：以前靠经验的”画板-打样-改板”流程，一次成功的概率越来越低。作者给的新方法论四步走：
- 🧮 计算（Calculation）：先用近似公式估算，建立直觉
- 💻 仿真（Simulation）：建模 + SPICE 验证
- 📏 测量（Measurement）：TDR、网络分析仪实测校准
- 🔁 迭代：三个层次各有精度/成本，按需选
图 1-21：分析精度 vs 投入努力的平衡 —— 每种工具都有它的”该出场的时候” ⚖️
三种测量：
① 时域 TDR（看反射/阻抗）；② 频域 VNA（看 S 参数）；③ 阻抗分析仪（看器件阻抗曲线）。后面每一章都会用到它们。
1.8 建模与仿真：从”猜”到”算”
真实元件 ≠ 理想元件。一颗 0805 电阻在 5 GHz 下表现完全不像电阻——它有寄生电容和电感。工程师的工作，就是把真实世界翻译成由理想 R、L、C 组成的等效电路模型。
图 1-20：两颗 0805 贴片电阻和它们的等效电路模型 —— 电阻外面套着寄生 RLC 的”衣服” 🧥
连接器设计也一样：先建模型仿真，再打样实测，最后两者对得上才敢量产。图 1-27 展示了”预测 vs 实测”最终完美吻合的结果。
1.9 The Bottom Line（本章重点）✅
Note
- 🎯 SI/PI/EMC 是同一个物理世界的三个视角，共六类问题
- 🚨 高速门槛：时钟 >100 MHz 或上升沿 <1 ns
- 📈 同一条走线，上升沿越陡越容易出问题
- 🔋 电源塌陷的本质是 PDN 阻抗 × 电流变化
- 🧩 真实器件要用 等效电路模型 描述
- 🔁 设计流程：计算 → 仿真 → 测量 → 迭代
1. 一个 2 GHz 时钟信号，上升沿大概多长？
周期 0.5 ns，上升沿 ≈ 10% × 周期 ≈
50 ps
。属于”必须认真做 SI”的高速区。
2. "走线不透明"是什么意思？
互连线的电气特性开始影响信号质量（振铃、延迟、衰减），不能再把走线当成一根理想导线。
3. 为什么同一条线，慢沿没事、快沿振铃？
上升沿越陡 → 高频成分越多 → 越容易和走线的寄生 RLC 产生谐振。问题 = 走线 × 信号边沿的组合。